Taiyo Holdings推出次世代半導體封裝材料FPIM (TM) Series 成功於12吋晶圓上首次實現CD 1.6微米三層RDL結構
– 論文發表於14th IEEE CPMT Symposium Japan (ICSJ 2025) – 東京2025年11月17日 /美通社/ — 總部位於東京的Taiyo Holdings Co., Ltd.（證券程式碼：4626；以下簡稱「Taiyo Holdings」）於2025年11月13日在14th IEEE CPMT Symposium Japan (ICSJ2025)上發表與全球頂尖半導體研究機構imec共同撰寫的論文，重點介紹了作為次世代半導體封裝材料開發的、用於大馬士革工藝的細間距RDL (*1)負型光敏絕緣材料「FPIM (TM) Series」（以下簡稱「該材料」）。 RDL是實現先進半導體封裝結構中高效電氣連線的重要技術，目前主要採用半加成工藝(SAP) (*2)製造。imec指出，隨著佈線細微化需求發展，未來要形成線間距1.6微米及以下的互連結構，大馬士革工藝(*3)將成為必要技術。為此，Taiyo Holdings持續開發專用於大馬士革工藝的次世代細間距RDL材料，並自2022年10月起與imec展開共同研究。本研究運用該材料在12吋晶圓上成功形成三層RDL結構，經評估各層佈線間距均達成目標規格：晶圓上RDL1層CD (*4)達1.6微米、通孔層CD為2.0微米（通孔中心間距為CD 4.0微米）、RDL2層CD為1.6微米。這些數值極接近本研究採用的低NA stepper (*5)的解析極限。此外，針對CD 1.6微米的RDL1層進行電氣特性評估，其漏電電流與阻抗表現均屬良好。透過與imec的共同研究，確認該材料具備優異電氣特性、高解析度，以及適應CMP工藝(*6)的品質要求。 未來，公司目標是實現在CD 500奈米或更小的晶圓上構建RDL，並持續驗證電氣特性之長期效能與可靠性。Taiyo Holdings將持續開發有助推動半導體封裝領域進步的材料，包括進一步提升AI半導體效能。此外，該材料已於2025年開始提供R&D用小批次樣品。 註：（*1）RDL（重佈線層）為形成於半導體晶片表面、用以重新分佈電氣佈線的層狀結構。（*2）先於整體表面形成薄籽晶層，再透過電鍍於佈線區域形成佈線圖形之法。（*3）於絕緣膜形成佈線溝槽，透過濺鍍、CVD、電鍍等方式填充溝槽並形成圖形之法。（*4）CD（關鍵尺寸）指微細圖形的尺寸規格。（*5）Veeco Low NA (0.16) i-line曝光系統AP300（第一代）。（*6）CMP（化學機械平坦化）工藝是半導體製造中透過化學與機械作用使晶圓表面平坦化的製程。 共同發表論文標題Development of 1.6 micrometer Fine-Pitch RDL Damascene Process using Low-NA i-Line Stepper and a…
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